ASIC(Application Specific Integrated Circuit ; 주문형반도체)는 특정 사용자를 위해 제작돼 특정 시장에 사용되는 모든 반도체 제품으로 본질적인 성격상 주문자에게 종속되는 성격이 강하고 비 메모리 반도체의 핵심인 알고리즘의 수준이 낮다.
이에 따라 최근의 ASIC 디자인 하우스들은 ASSP(Application Specific Standard Product ; 특정용도 표준 반도체. 하나 이상의 사용자가 구매할 경우 이를 더 이상 ASIC이라 보지 않고 ASSP라 한다)개발에 주력하는 추세다.
따라서 디자인 하우스들을 ASIC전문업체가 아닌 ASSP전문 업체라고 부르는 것이 더 정확한 표현이나 업계의 관행상 일반적으로 '비메모리 설계 = ASIC'이라 통칭한다.
ASIC의 개발 순서는 크게 아이템 선정→알고리즘개발→Logic설계→제조업체 선정→ 제조공정에 맞는 레이아웃 제작→양산→시장공급의 과정을 거친다.
ASIC구현 방법으로는 PLD(Programmable Logic Device), 게이트 어레이(Gate Array), 표준 셀(Standard Cell), 완전 고객화 칩(Full Custom IC)의 네 가지가 있다.
그렇다면 ASIC 시장에서의 성공 요건은 어떠한 것들이 있을까. ASIC산업 종사자들에 대한 설문조사 결과 반도체의 기능, 비용, 판매까지의 기간 등의 순으로 나타났다.
출처: 가트너/데이터퀘스트, ETRI) 그 외에 아이템에 따라 속도, 품질, 사용 편의성, 전력소모, 소형화 등을 꼽았다.
이는 곧 시장이 무엇을 원하는 지에 대한 해답도 된다.
어디에 적용할 것인지의 문제인 로직설계가 가장 중요하고 시장 원리상 가격적인 요인이 두 번째를 차지함을 의미한다.
그러나 앞의 두 가지는 너무도 상식적인 사항이며, 주목할 것은 세 번째 개발에서 판매까지 걸리는 기간이라고 생각한다.
ASIC은 개발에도 오랜 기간이 소요되지만 양산에 걸리는 시간과 일정 물량수준의 시장형성까지 걸리는 시간이 매우 중요한 요소다.
또 이 과정에 여러 변수들이 작용하게 된다.
예를 들어 ASIC설계자가 오랜 기간 연구하여 로직 설계를 완료했다고 가정하자. 이 설계자는 우선 FPGA(Field Programmable Logic Array)등으로 보드레벨 테스트를 해야 한다.
보드레벨 테스트가 끝나면 자신의 설계특성에 맞는 ASIC 생산라인을 선정해 그 공정에 맞게 마스크 패턴을 그리는 작업(Back-end라 한다)을 한다.
몇 주 뒤 샘플 칩을 얻는다.
이론적으로는 마스크 패턴을 바로 양산에 투입할 수 있겠지만 실제로는 한번에 성공하는 경우가 거의 없다. 현재는 ASIC설계자들에게 민첩한 시장대응 능력을 절실히 요구하고 있다.
과거 유능한 ASIC설계자는 한정된 반도체의 공간에 얼마나 로직을 최적화하느냐로 평가됐다.
하지만 최근의 추세는 CAD툴의 최적화와 시장에 공급되는 칩의 게이트 수의 증가 속도가 ASIC설계에 필요한 게이트 수 증가 추세를 훨씬 앞지르고 있다.
올해 각 분야별로 예상되는 ASIC설계의 평균 게이트 수는 표준 셀이 4~6만 게이트, 게이트 어레이가 30~50만 게이트, FPGA가 3~5만게이트다.
출처 : ASIC기술/시장 보고서, ETRI) 이미 FPGA등 PLD계열이 게이트 어레이 시장을 대부분 잠식했다.
최근 FPGA 벤더들이 밝힌 올해의 계획은 100만 게이트급 FPGA를 시장에 본격적으로 출시하고, 10만 게이트급 FPGA도 개당 10달러이내에 공급을 약속하고 있다.
이러한 추세라면 양산 비용과 집적도의 한계를 넘어 표준 셀 시장까지도 FPGA가 상당부분 잠식할 것이다.
물론 ADC/DAC등 아날로그 혼성 신호나 메모리 등을 사용하는데 한계가 있다는 점에서 다른 견해를 피력하는 전문가들도 있다.
하지만 최근에 ADC/DAC등을 내장한 FPGA도 시험적으로 공급되고 있고, 비록 작은 크기이긴 하지만 자체 메모리를 탑재 하거나 게이트를 메모리로 전용하여 쓸수 있다는 점, 순수 디지털ASIC과 혼합신호 ASIC의 시장규모비율이 2:1정도 되는 점을 감안하면 설득력이 약하다.
이상을 종합해 볼 때 빠른 시장 대응력을 가진 ASIC 성공 시나리오는 우선 PLD에 의한 보드레벨 테스트 이후 즉시 PLD 형태 그대로 시장에 출시하는 것이다.
시장이 본격적으로 형성되기까지 여러 번의 미세 사양 조정과정을 거치게 되는데, 이때 민첩하게 대응 할 수 있고 성공이 불확실한 초기투자 비용을 줄일 수 있다.
이후 일정수준 이상 시장이 형성되었을 때 표준 셀(Standard Cell)형태로 본격적인 시장 출시를 하는 것이다.
현재의 추세로 볼 때 앞으로 3년 정도 후에는 표준 셀 형태가 아니라 PLD형태 그대로 양산을 하는 것이 일반화 될 것으로 보인다.
<이재원 미디어로직 사장 jwlee@medialogic.co.kr> ☞상세한 원문(표 포함)은 인터넷 서비스의 데이터뱅크에 있습니다.
이에 따라 최근의 ASIC 디자인 하우스들은 ASSP(Application Specific Standard Product ; 특정용도 표준 반도체. 하나 이상의 사용자가 구매할 경우 이를 더 이상 ASIC이라 보지 않고 ASSP라 한다)개발에 주력하는 추세다.
따라서 디자인 하우스들을 ASIC전문업체가 아닌 ASSP전문 업체라고 부르는 것이 더 정확한 표현이나 업계의 관행상 일반적으로 '비메모리 설계 = ASIC'이라 통칭한다.
ASIC의 개발 순서는 크게 아이템 선정→알고리즘개발→Logic설계→제조업체 선정→ 제조공정에 맞는 레이아웃 제작→양산→시장공급의 과정을 거친다.
ASIC구현 방법으로는 PLD(Programmable Logic Device), 게이트 어레이(Gate Array), 표준 셀(Standard Cell), 완전 고객화 칩(Full Custom IC)의 네 가지가 있다.
그렇다면 ASIC 시장에서의 성공 요건은 어떠한 것들이 있을까. ASIC산업 종사자들에 대한 설문조사 결과 반도체의 기능, 비용, 판매까지의 기간 등의 순으로 나타났다.
출처: 가트너/데이터퀘스트, ETRI) 그 외에 아이템에 따라 속도, 품질, 사용 편의성, 전력소모, 소형화 등을 꼽았다.
이는 곧 시장이 무엇을 원하는 지에 대한 해답도 된다.
어디에 적용할 것인지의 문제인 로직설계가 가장 중요하고 시장 원리상 가격적인 요인이 두 번째를 차지함을 의미한다.
그러나 앞의 두 가지는 너무도 상식적인 사항이며, 주목할 것은 세 번째 개발에서 판매까지 걸리는 기간이라고 생각한다.
ASIC은 개발에도 오랜 기간이 소요되지만 양산에 걸리는 시간과 일정 물량수준의 시장형성까지 걸리는 시간이 매우 중요한 요소다.
또 이 과정에 여러 변수들이 작용하게 된다.
예를 들어 ASIC설계자가 오랜 기간 연구하여 로직 설계를 완료했다고 가정하자. 이 설계자는 우선 FPGA(Field Programmable Logic Array)등으로 보드레벨 테스트를 해야 한다.
보드레벨 테스트가 끝나면 자신의 설계특성에 맞는 ASIC 생산라인을 선정해 그 공정에 맞게 마스크 패턴을 그리는 작업(Back-end라 한다)을 한다.
몇 주 뒤 샘플 칩을 얻는다.
이론적으로는 마스크 패턴을 바로 양산에 투입할 수 있겠지만 실제로는 한번에 성공하는 경우가 거의 없다. 현재는 ASIC설계자들에게 민첩한 시장대응 능력을 절실히 요구하고 있다.
과거 유능한 ASIC설계자는 한정된 반도체의 공간에 얼마나 로직을 최적화하느냐로 평가됐다.
하지만 최근의 추세는 CAD툴의 최적화와 시장에 공급되는 칩의 게이트 수의 증가 속도가 ASIC설계에 필요한 게이트 수 증가 추세를 훨씬 앞지르고 있다.
올해 각 분야별로 예상되는 ASIC설계의 평균 게이트 수는 표준 셀이 4~6만 게이트, 게이트 어레이가 30~50만 게이트, FPGA가 3~5만게이트다.
출처 : ASIC기술/시장 보고서, ETRI) 이미 FPGA등 PLD계열이 게이트 어레이 시장을 대부분 잠식했다.
최근 FPGA 벤더들이 밝힌 올해의 계획은 100만 게이트급 FPGA를 시장에 본격적으로 출시하고, 10만 게이트급 FPGA도 개당 10달러이내에 공급을 약속하고 있다.
이러한 추세라면 양산 비용과 집적도의 한계를 넘어 표준 셀 시장까지도 FPGA가 상당부분 잠식할 것이다.
물론 ADC/DAC등 아날로그 혼성 신호나 메모리 등을 사용하는데 한계가 있다는 점에서 다른 견해를 피력하는 전문가들도 있다.
하지만 최근에 ADC/DAC등을 내장한 FPGA도 시험적으로 공급되고 있고, 비록 작은 크기이긴 하지만 자체 메모리를 탑재 하거나 게이트를 메모리로 전용하여 쓸수 있다는 점, 순수 디지털ASIC과 혼합신호 ASIC의 시장규모비율이 2:1정도 되는 점을 감안하면 설득력이 약하다.
이상을 종합해 볼 때 빠른 시장 대응력을 가진 ASIC 성공 시나리오는 우선 PLD에 의한 보드레벨 테스트 이후 즉시 PLD 형태 그대로 시장에 출시하는 것이다.
시장이 본격적으로 형성되기까지 여러 번의 미세 사양 조정과정을 거치게 되는데, 이때 민첩하게 대응 할 수 있고 성공이 불확실한 초기투자 비용을 줄일 수 있다.
이후 일정수준 이상 시장이 형성되었을 때 표준 셀(Standard Cell)형태로 본격적인 시장 출시를 하는 것이다.
현재의 추세로 볼 때 앞으로 3년 정도 후에는 표준 셀 형태가 아니라 PLD형태 그대로 양산을 하는 것이 일반화 될 것으로 보인다.
<이재원 미디어로직 사장 jwlee@medialogic.co.kr> ☞상세한 원문(표 포함)은 인터넷 서비스의 데이터뱅크에 있습니다.
