메모리 반도체 '테라비트 시대' 열다
8㎚급 비휘발성 플래시 소자 개발
3차원 결합구조로 10㎚ 한계 극복
기존 칩 크기 25분의 1로 소형화
상용화 되면 부가가치 무한 창출
나노기술은 과학과 산업계 전반에 걸쳐 IT, BT에 이어 익숙해진 단어가 된지 오래다. 1nm가 얼마나 작은 크기를 의미하는지 알고자 할 때 머리카락 굵기과 곧잘 비교되곤 한다. 10억분의 1m를 의미하는 1nm는 머리카락 굵기의 10만분의 1 정도의 크기라 할 수 있다.
특히 반도체 등 전기전자분야에서 나노기술은 초집적화, 초소형화를 구현하는데 있어 핵심적인 기술이라 할 수 있다. 요즘 휴대전화나 MP3 등이 수십가지의 기능을 갖추게 된 것도 다름 아닌 나노기술을 적용했기에 가능한 일이다.
그렇다면 극히 미세한 크기로 표현되는 나노기술로 머리카락 한 올에 12폭의 동양화를 그려 넣을 수 있을까? 당장은 불가능하지만 조만간 이러한 꿈이 현실로 다가서게 되는 길이 열리게 됐다.
한국과학기술원(KAIST) 전자전산학과 최양규 교수팀이 세계에서 가장 작은 8nm급 3차원 차세대 비휘발성 플래시 메모리 소자를 개발하는데 성공했기 때문이다.
8nm는 머리카락 굵기의 1만2000분의 1로 아주 작은 크기를 의미한다. 이 기술을 적용하면 12폭의 동양화를 머리카락 한 올에 새겨 넣을 수 있게 된다는 얘기다.
이는 엄지손톱 크기의 작은 칩에 1만2500년분의 신문기사와 50만곡의 MP3 파일, 1250편의 DVD 영화를 저장할 수 있는 용량이다. 이처럼 최 교수팀이 개발한 8nm급 메모리 소자는 비휘발성 플래시 메모리 소자의 한계라고 제기돼 온 10nm 한계를 극복한 것이라는 점에서 주목을 끌었다.
특히 반도체 업계에서 `황의 법칙'으로 불리는 룰이 적용될 수 있다는 것을 보여준 결과라는 측면에서 업계의 반향을 일으켰다.
이른바 `황의 법칙'은 지난 2002년 삼성전자 황창규 사장이 주장한 것으로, 모바일기기 등 비(非)PC 주도로 반도체 집적도가 1년에 2배씩 증가한다는 것을 뜻한다. `황의 법칙'은 기존 인텔 창업자인 고든 무어가 PC주도로 반도체 집적도가 18개월마다 2배씩 증가한다는 `무어의 법칙'을 대체하는 이론으로 그동안 이를 가능케 하기 위해서는 반도체 메모리 소자의 크기가 적어도 10nm까지 줄어들어야 한다는 것이 정설로 돼 있었다.
그러나 최 교수팀은 10nm의 한계를 극복하기 위해 3차원 게이트소자와 실리콘 나노선, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)기술을 결합한 구조로 8nm 메모리 소자를 개발해 냈다.
이 소자는 전자의 이동통로인 실리콘 나노선 위에 산화막-질화막-산화막을 차례로 쌓아 올려 형성된 게이트 절연막과 실리콘 나노선을 게이트가 3차원적으로 감싸고 있는 새로운 형태의 비휘발성 메모리 구조를 띠고 있다.
최 교수는 "현재 상용화된 세계 최고 수준의 메모리칩은 삼성전자가 지난해 개발한 40nm 회로선폭의 32기가비트 메모리칩"이라며 "8nm 메모리 소자가 상용화되면 기존 메모리 칩의 크기를 25분1로 줄이게 되는 것"이라고 말했다.
특히 이 소자는 부도체인 질화막에 전하를 저장함에 따라 인접한 메모리 소자간 정보간섭효과를 줄일 수 있는 장점을 갖고 있다.
3차원 비휘발성 메모리 소자의 기술적용은 낸드 플래시 테라비트 시대의 개막을 의미한다. 낸드 플래시 시장 창출효과는 10년간 250조원을 상회할 것으로 예상되고 있으며 정보통신과 나노 바이오 등 관련산업에 미치는 파급효과를 고려할 때 그 경제적 부가가치는 상상하기 힘들 정도가 될 것이라는 게 최 교수의 설명이다.
그러나 이 소자가 본격적으로 상용화되기 위해서는 몇가지 해결해야 할 숙제가 남아 있다. 현재 게이트 선폭보다 넓은 면적을 차지하고 있는 게이트 절연막의 박막 두께를 낮추기 위한 초박막 형성기술 및 물성 개선연구가 선행돼야 하고, 궁극적으로 대체 절연막을 찾는 재료연구가 병행돼야 한다는 점이다.
최 교수는 "8nm 메모리 소자의 개발은 결국 기가 시대의 반도체 산업을 뛰어 넘어 테라시대의 진입의 토대를 마련하는 차세대 원천소자 기술이라는 점에서 중요한 의미를 띠고 있다"고 설명했다.
8㎚급 비휘발성 플래시 소자 개발
3차원 결합구조로 10㎚ 한계 극복
기존 칩 크기 25분의 1로 소형화
상용화 되면 부가가치 무한 창출
나노기술은 과학과 산업계 전반에 걸쳐 IT, BT에 이어 익숙해진 단어가 된지 오래다. 1nm가 얼마나 작은 크기를 의미하는지 알고자 할 때 머리카락 굵기과 곧잘 비교되곤 한다. 10억분의 1m를 의미하는 1nm는 머리카락 굵기의 10만분의 1 정도의 크기라 할 수 있다.
특히 반도체 등 전기전자분야에서 나노기술은 초집적화, 초소형화를 구현하는데 있어 핵심적인 기술이라 할 수 있다. 요즘 휴대전화나 MP3 등이 수십가지의 기능을 갖추게 된 것도 다름 아닌 나노기술을 적용했기에 가능한 일이다.
그렇다면 극히 미세한 크기로 표현되는 나노기술로 머리카락 한 올에 12폭의 동양화를 그려 넣을 수 있을까? 당장은 불가능하지만 조만간 이러한 꿈이 현실로 다가서게 되는 길이 열리게 됐다.
한국과학기술원(KAIST) 전자전산학과 최양규 교수팀이 세계에서 가장 작은 8nm급 3차원 차세대 비휘발성 플래시 메모리 소자를 개발하는데 성공했기 때문이다.
8nm는 머리카락 굵기의 1만2000분의 1로 아주 작은 크기를 의미한다. 이 기술을 적용하면 12폭의 동양화를 머리카락 한 올에 새겨 넣을 수 있게 된다는 얘기다.
이는 엄지손톱 크기의 작은 칩에 1만2500년분의 신문기사와 50만곡의 MP3 파일, 1250편의 DVD 영화를 저장할 수 있는 용량이다. 이처럼 최 교수팀이 개발한 8nm급 메모리 소자는 비휘발성 플래시 메모리 소자의 한계라고 제기돼 온 10nm 한계를 극복한 것이라는 점에서 주목을 끌었다.
특히 반도체 업계에서 `황의 법칙'으로 불리는 룰이 적용될 수 있다는 것을 보여준 결과라는 측면에서 업계의 반향을 일으켰다.
이른바 `황의 법칙'은 지난 2002년 삼성전자 황창규 사장이 주장한 것으로, 모바일기기 등 비(非)PC 주도로 반도체 집적도가 1년에 2배씩 증가한다는 것을 뜻한다. `황의 법칙'은 기존 인텔 창업자인 고든 무어가 PC주도로 반도체 집적도가 18개월마다 2배씩 증가한다는 `무어의 법칙'을 대체하는 이론으로 그동안 이를 가능케 하기 위해서는 반도체 메모리 소자의 크기가 적어도 10nm까지 줄어들어야 한다는 것이 정설로 돼 있었다.
그러나 최 교수팀은 10nm의 한계를 극복하기 위해 3차원 게이트소자와 실리콘 나노선, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)기술을 결합한 구조로 8nm 메모리 소자를 개발해 냈다.
이 소자는 전자의 이동통로인 실리콘 나노선 위에 산화막-질화막-산화막을 차례로 쌓아 올려 형성된 게이트 절연막과 실리콘 나노선을 게이트가 3차원적으로 감싸고 있는 새로운 형태의 비휘발성 메모리 구조를 띠고 있다.
최 교수는 "현재 상용화된 세계 최고 수준의 메모리칩은 삼성전자가 지난해 개발한 40nm 회로선폭의 32기가비트 메모리칩"이라며 "8nm 메모리 소자가 상용화되면 기존 메모리 칩의 크기를 25분1로 줄이게 되는 것"이라고 말했다.
특히 이 소자는 부도체인 질화막에 전하를 저장함에 따라 인접한 메모리 소자간 정보간섭효과를 줄일 수 있는 장점을 갖고 있다.
3차원 비휘발성 메모리 소자의 기술적용은 낸드 플래시 테라비트 시대의 개막을 의미한다. 낸드 플래시 시장 창출효과는 10년간 250조원을 상회할 것으로 예상되고 있으며 정보통신과 나노 바이오 등 관련산업에 미치는 파급효과를 고려할 때 그 경제적 부가가치는 상상하기 힘들 정도가 될 것이라는 게 최 교수의 설명이다.
그러나 이 소자가 본격적으로 상용화되기 위해서는 몇가지 해결해야 할 숙제가 남아 있다. 현재 게이트 선폭보다 넓은 면적을 차지하고 있는 게이트 절연막의 박막 두께를 낮추기 위한 초박막 형성기술 및 물성 개선연구가 선행돼야 하고, 궁극적으로 대체 절연막을 찾는 재료연구가 병행돼야 한다는 점이다.
최 교수는 "8nm 메모리 소자의 개발은 결국 기가 시대의 반도체 산업을 뛰어 넘어 테라시대의 진입의 토대를 마련하는 차세대 원천소자 기술이라는 점에서 중요한 의미를 띠고 있다"고 설명했다.
