캐패시터에 티타늄산화물 박막사용 알루미늄 삽입 저장능력 향상
황철성 서울대 교수팀
PC 뿐만 아니라 게임기, 휴대폰의 다기능화에 따라 초고집적 D램에 대한 요구가 급속히 증가하고 있는 가운데, 국내 연구진에 의해 차세대 D램 소자용 캐패시터(Capacitor) 제작의 핵심 기술이 세계 최초로 개발됐다.
서울대학교 황철성 교수 연구팀은 D램 캐패시터에 사용되는 유전체 박막을 기존의 지르코늄산화막 계열 대신 티타늄산화물 박막을 사용하고 특별한 도핑 기술을 이용, 알루미늄을 삽입함으로써 전하 저장 능력을 크게 향상시켰다고 30일 밝혔다.
연구팀 관계자는 "이번 기술은 메모리 사이즈를 50% 이하로 감소시켜, 메모리 소자의 용량을 획기적으로 개선한 점에서 기술적, 경제적 의미가 크다"며 "국가연구개발사업(시스템IC2010사업)의 성과물이라는 점에서 더욱 의미가 있다"고 말했다.
벌크 티타늄산화물은 지르코늄산화막에 비해 전하저장 능력을 결정하는 유전상수가 3배 가량 크기 때문에 관심이 높았다. 하지만 기존 반도체공정에서 사용 될 수 있는 저온에서는 이처럼 큰 유전율을 실현 할 수 없었다. 특히 지르코늄산화막 계열의 물질에 비해 에너지 갭이 작아 누설전류가 큰 단점이 있었다.
서울대 연구팀은 이같은 단점을 해결, 티타늄산화물 유전막이 형성되는 전극의 결정 구조를 조절해 반도체 공정에서 사용될 수 있는 초저온(250도)에서 지르코늄산화막의 약 2배 이상의 유전율을 구현했다. 아울러 자기 조절적 기능에 의해 유전체 박막과 전극 계면에만 적절한 양의 알루미늄이 분포되게 함으로써 전하 저장 능력을 감소시키는 누설 전류를 알루미늄이 없는 경우에 비해 약 10만배 가량 감소시켰다.
지금까지의 D램 캐패시터는 상대적으로 유전율이 낮은 유전체를 사용해왔기 때문에 전하 저장 능력의 향상을 위해서 유전체 박막의 두께를 극단적으로 얇게(10nm 보다 훨씬 얇음) 하거나 캐패시터의 높이를 높게 하는 방법을 사용해 왔다.
이번에 개발한 기술은 0.8나노미터에 불과하던 기존의 등가산화막 두께를 0.5나노미터 이하로 약 40% 이상 감소시킴으로써 기존의 기술에 비해 전하 저장 용량을 크게 향상시켰다. 이로써 특별한 기술의 도입 없이 반도체 공정을 3세대 이상 확장시킬 수 있게 됐다.
시스템IC 2010사업을 총괄하는 김형준 단장(서울대 교수)은 "메모리 소자 핵심 기술인 전하 저장 매체의 저장 능력을 획기적으로 개선, 메모리 반도체 소자의 집적도를 크게 증가시키는데 기여할 뿐만 아니라 최근 각광을 받는 메모리와 로직이 단일칩에 형성되는 시스템온칩(SoC) 공정기술의 경쟁력 강화에도 기여할 수 있다"고 말했다.
황철성 서울대 교수팀
PC 뿐만 아니라 게임기, 휴대폰의 다기능화에 따라 초고집적 D램에 대한 요구가 급속히 증가하고 있는 가운데, 국내 연구진에 의해 차세대 D램 소자용 캐패시터(Capacitor) 제작의 핵심 기술이 세계 최초로 개발됐다.
서울대학교 황철성 교수 연구팀은 D램 캐패시터에 사용되는 유전체 박막을 기존의 지르코늄산화막 계열 대신 티타늄산화물 박막을 사용하고 특별한 도핑 기술을 이용, 알루미늄을 삽입함으로써 전하 저장 능력을 크게 향상시켰다고 30일 밝혔다.
연구팀 관계자는 "이번 기술은 메모리 사이즈를 50% 이하로 감소시켜, 메모리 소자의 용량을 획기적으로 개선한 점에서 기술적, 경제적 의미가 크다"며 "국가연구개발사업(시스템IC2010사업)의 성과물이라는 점에서 더욱 의미가 있다"고 말했다.
벌크 티타늄산화물은 지르코늄산화막에 비해 전하저장 능력을 결정하는 유전상수가 3배 가량 크기 때문에 관심이 높았다. 하지만 기존 반도체공정에서 사용 될 수 있는 저온에서는 이처럼 큰 유전율을 실현 할 수 없었다. 특히 지르코늄산화막 계열의 물질에 비해 에너지 갭이 작아 누설전류가 큰 단점이 있었다.
서울대 연구팀은 이같은 단점을 해결, 티타늄산화물 유전막이 형성되는 전극의 결정 구조를 조절해 반도체 공정에서 사용될 수 있는 초저온(250도)에서 지르코늄산화막의 약 2배 이상의 유전율을 구현했다. 아울러 자기 조절적 기능에 의해 유전체 박막과 전극 계면에만 적절한 양의 알루미늄이 분포되게 함으로써 전하 저장 능력을 감소시키는 누설 전류를 알루미늄이 없는 경우에 비해 약 10만배 가량 감소시켰다.
지금까지의 D램 캐패시터는 상대적으로 유전율이 낮은 유전체를 사용해왔기 때문에 전하 저장 능력의 향상을 위해서 유전체 박막의 두께를 극단적으로 얇게(10nm 보다 훨씬 얇음) 하거나 캐패시터의 높이를 높게 하는 방법을 사용해 왔다.
이번에 개발한 기술은 0.8나노미터에 불과하던 기존의 등가산화막 두께를 0.5나노미터 이하로 약 40% 이상 감소시킴으로써 기존의 기술에 비해 전하 저장 용량을 크게 향상시켰다. 이로써 특별한 기술의 도입 없이 반도체 공정을 3세대 이상 확장시킬 수 있게 됐다.
시스템IC 2010사업을 총괄하는 김형준 단장(서울대 교수)은 "메모리 소자 핵심 기술인 전하 저장 매체의 저장 능력을 획기적으로 개선, 메모리 반도체 소자의 집적도를 크게 증가시키는데 기여할 뿐만 아니라 최근 각광을 받는 메모리와 로직이 단일칩에 형성되는 시스템온칩(SoC) 공정기술의 경쟁력 강화에도 기여할 수 있다"고 말했다.
