반도체 소자 얼마나 작게 만들 수 있을까?…‘미세화 한계’ 예측

KAIST, 트랜지스터 미세화 원자 수준서 분석 반도체 소자 제작 전에 예측...전산 설계플랫폼 제시 금속 종류와 접촉 구조에 따라 4나노미터까지 줄일수 있어 국내 연구진이 반도체 칩의 핵심 소자인 트랜지스터를 얼마나 작게 만들 수 있을지 원자 수준에서 예측할 수 있는 설계 기술을 개발했다. 실제 반도체 소자를 제작하기 전에 미세화 한계화와 최적 설계 조건을 예측할 수 있는 플랫폼을 제시한 것으로, 차세대 초미세 인공지능(AI) 반도체 소자 개발에 기여할 전망이다. KAIST는 김용훈 전기및전자공학부 교수 연구팀이 컴퓨터 시뮬레이션을 활용해 트랜지스터 미세화 한계를 분석·예측하는 전산 설계 플랫폼을 개발했다고 14일 밝혔다. 트랜지스터는 전류를 켜고 끄는 초소형 스위치로, 반도체 칩 성능과 전력 효율을 결정하는 핵심 부품이다. 트랜지스터를 더 작고 빽빽하게 만들수록 같은 면적에 더 많은 연산을 수행할 수 있다. 하지만 트랜지스터 크기가 지나치게 작아지면 양자터널링이 생겨 전류 제어가 어려워진다. 양자터널링은 전자가 원래 통과할 수 없는 에너지 장벽을 뚫고 지나가는 양자역학적 현상을 뜻한다. 이 때문에 차세대 반도체 개발은 양자터널링이 발생하는 이전까지 트랜지스터를 얼마나 더 작게 만들 수 있는지 파악하는 일이 중요한 과제였다. 문제는 현재 기술로 금속 전극과 반도체가 만나는 접촉부를 원자 수준에서 정밀하게 조절하고 정량적으로 분석하기 어려워 트랜지스터 미세화 한계를 직접 확인하기 사실상 불가능하다는 점이다. 연구팀은 원자와 전자의 움직임을 기본 물리 법칙만으로 계산하는 제1원리 계산(실험 데이터 없이 물질 성질을 계산하는 방법)을 활용해 이를 해결했다. 연구팀은 앞서 개발한 '다공간 밀도범함구론'을 기반으로 접촉 저항과 양자터널링 한계를 원자 수준에서 예측할 수 있는 전산 설계 플랫폼을 개발했다. 다공간 밀도범함구론은 금속 전극과 반도체 접촉 부분에서 발생하는 복잡한 양자현상을 정밀하게 분석하는 새로운 이론 계산 체계다. 개발된 플랫폼은 반도체 제작 전에 컴퓨터 시뮬레이션으로 소자 성능과 한계를 미리 예측할 수 있다. 연구팀은 이 플랫폼을 차세대 반도체 후보 물질인 단일층 이황화몰리브덴 소자에 적용, 금속 종류와 접촉 구조에 따라 트랜지스터의 미세화 한계가 달라지는 것을 확인했다. 특히 트랜지스터 미세화 한계 지점이 4나노미터 미만이라는 것도 밝혀냈다. 이는 삼성전자와 대만 TSMC가 달성한 2나노미터 수준보다 더 작게 만들 수 있음을 보여준 것이라고 연구팀은 설명했다.김용훈 KAIST 교수는 "이번 연구는 차세대 트랜지스터가 앞으로 얼마나 작아질 수 있는지를 규정할 새로운 물리적 기준을 제시했다는 데 의미가 크다"며 "삼성전자와 SK하이닉스 등에서 개발하려는 차세대 반도체 소자 설계 실험 플랫폼으로 활용할 수 있을 것"이라고 말했다. 연구 결과는 계산분야 국제 학술지 '엔피제이 컴퓨테이셔널 머터리얼스' 지난달 28일 온라인에 실렸다. 이준기 기자 bongchu@dt.co.kr